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新智元報(bào)道

編輯：David 桃子

【新智元導(dǎo)讀】3D堆疊CMOS將是把摩爾定律延伸到下一個(gè)十年的關(guān)鍵。

晶體管，被譽(yù)為「20世紀(jì)最偉大的發(fā)明」。

它的出現(xiàn)為集成電路、微處理器以及計(jì)算機(jī)內(nèi)存的產(chǎn)生奠定了基礎(chǔ)。

1965年，「摩爾定律」的提出成為半導(dǎo)體行業(yè)幾十年來(lái)的金科玉律。

它表明，每隔 18~24 個(gè)月，封裝在微芯片上的晶體管數(shù)量便會(huì)增加一倍，芯片的性能也會(huì)隨之翻一番。

然而，隨著新工藝節(jié)點(diǎn)的不斷推出，晶體管中原子的數(shù)量已經(jīng)越來(lái)越少，種種物理極限制約著摩爾定律的進(jìn)一步發(fā)展。

甚至有人認(rèn)為摩爾定律已經(jīng)結(jié)束了。

因此，為了「拯救」摩爾定律，工程師們不得不改變晶體管結(jié)構(gòu)，繼續(xù)減少面積和功耗，并提高其性能。

20世紀(jì)下半葉，主要流行平面晶體管設(shè)計(jì)（Planar Transistor）?？缛?010年代，3D鰭形器件（3D fin-shaped devices）逐漸替代了平面設(shè)計(jì)。

現(xiàn)在，一種全新的晶體管設(shè)計(jì)結(jié)構(gòu)，即全環(huán)繞柵極晶體管（GAA）成為FinFET的繼任者，并且即將投入生產(chǎn)。

但是，我們必須看得更遠(yuǎn)。因?yàn)榧幢闶怯⑻貭柼岢龅倪@種全新晶體管架構(gòu)RibbonFET，我們?cè)诳s小尺寸上的能力也有局限性。

要相信， 3D堆疊的互補(bǔ)金屬氧化物半導(dǎo)體 (CMOS) 或 CFET（互補(bǔ)場(chǎng)效應(yīng)晶體管）將是把摩爾定律延伸到下一個(gè)十年的關(guān)鍵。

晶體管的演變

每個(gè)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（MOSFET）都有一套相同的基本部件:

柵極疊層 (gate stack) 、溝道區(qū) (channel region) 、源極 (source) 、漏極 (drain)

源極和漏極經(jīng)過(guò)化學(xué)摻雜，使它們要么富含移動(dòng)電子(n型)，要么缺乏它們(p型)。溝道區(qū)具有與源極和漏極相反的摻雜。

2011年之前的先進(jìn)微處理器中的平面版本晶體管中，MOSFET的柵極疊層剛好在溝道區(qū)的上方，是用來(lái)將電場(chǎng)投射到溝道區(qū)域。

向柵極施加足夠大的電壓 (相對(duì)于源極) ，就會(huì)在通道區(qū)域形成一層移動(dòng)電荷載流子，這樣就能讓電流在源極和漏極之間流動(dòng)。

為了縮小平面晶體管設(shè)計(jì)的尺寸，一種「短溝道效應(yīng)」成為物理家們的焦點(diǎn)。

因?yàn)殡S著制程技術(shù)不斷提升時(shí)，晶體管中柵極的寬度被擠壓的越來(lái)越小。要知道，當(dāng)這個(gè)柵極低于20nm時(shí)，就會(huì)對(duì)電流失控，源極的電流會(huì)穿透柵極，直接到達(dá)漏極。

這時(shí)，就會(huì)出現(xiàn)「漏電」現(xiàn)象，這會(huì)讓芯片能耗急劇上升。

為了解決這個(gè)問(wèn)題，一種全新的FinFET晶體管技術(shù)提出了。它將柵極包裹在三個(gè)側(cè)面的溝道周圍，以提供更好的靜電控制。

FinFET與上一代平面架構(gòu)相同的性能水平下將功耗降低了約 50%。FinFET 的切換速度也更快，性能提升了 37%。

2011年，英特爾在其推出的22nm節(jié)點(diǎn)上引入了FinFET，并將其用在了第三代酷睿處理器的生產(chǎn)。

從那時(shí)起，F(xiàn)inFET就成為摩爾定律的主力。

然而，我們?cè)谵D(zhuǎn)向FinFET的同時(shí)，也失去了一些東西。

在平面器件中，晶體管的寬度由光刻定義，因此它是一個(gè)高度靈活的參數(shù)。

但在 FinFET 中，晶體管寬度以離散增量（discrete increments）的形式出現(xiàn)，即每次添加一個(gè)鰭。這一特性通常被稱為鰭量化（fin quantization）。

盡管 FinFET 很靈活，但鰭量化仍然是一個(gè)重要的設(shè)計(jì)約束。圍繞它的設(shè)計(jì)規(guī)則，以及增加更多鰭片以提高性能的愿望增加了邏輯單元的整體面積，并使將單個(gè)晶體管變成完整邏輯電路的互連堆棧復(fù)雜化。

它還增加了晶體管的電容，從而降低了它的開(kāi)關(guān)速度。因此，雖然FinFET作為行業(yè)主力為我們提供了很好的服務(wù)，但仍需要一種新的、更精細(xì)的方法。

正是這種方法引導(dǎo)物理學(xué)家們發(fā)明了即將推出的3D晶體管——RibbonFET。

在RibbonFET中，柵極環(huán)繞晶體管溝道區(qū)域以增強(qiáng)對(duì)電荷載流子的控制。新結(jié)構(gòu)還可以實(shí)現(xiàn)更好的性能和更精細(xì)的優(yōu)化。

具體來(lái)講，柵極完全圍繞溝道，對(duì)溝道內(nèi)的電荷載流子提供更嚴(yán)格的控制，這些溝道現(xiàn)在由納米級(jí)硅帶形成。

使用這些納米帶（納米片），就可以再次使用光刻技術(shù)根據(jù)需要改變晶體管的寬度。

去除量化約束后，便可以為應(yīng)用程序生成適當(dāng)大小的寬度。這樣就使我們能夠平衡功率、性能和成本。

更重要的是，通過(guò)堆疊和并行操作，設(shè)備可以驅(qū)動(dòng)更多的電流，不增加面積的情況下也能提升性能。

因此，英特爾認(rèn)為RibbonFET是在合理功率下實(shí)現(xiàn)更高性能的最佳選擇。

他們將在2024年Intel 20A工藝上引入RibbonFET結(jié)構(gòu)。

3D堆疊CMOS

平面型、FinFET 和 RibbonFET 晶體管的一個(gè)共同點(diǎn)是，都使用 CMOS 技術(shù)，如前所述，CMOS 由 n 型和 p 型晶體管組成。

這一技術(shù)在20世紀(jì)80年代開(kāi)始成為主流，因?yàn)樗绕渌娲夹g(shù)吸收的電流要少得多。 更少的電流意味著更高的工作頻率和更高的晶體管密度。

迄今為止，所有的 CMOS 技術(shù)將標(biāo)準(zhǔn)的 NMOS 和 PMOS 晶體管對(duì)并排放置。但是在2019年 IEEE 國(guó)際電子元件會(huì)議(IEDM)的主題演講中，提出了一個(gè)「3D堆疊」晶體管的概念，將 NMOS 晶體管置于 PMOS 晶體管之上。

在 IEDM 2020上，提出了第一個(gè)使用這種3D技術(shù)的邏輯電路的設(shè)計(jì)的逆變器。3D 堆疊 CMOS 有效地減少了一半的逆變器足跡，將晶體管面積密度提升一倍，進(jìn)一步推高了摩爾定律的極限。

3D 堆疊 CMOS結(jié)構(gòu)，將 PMOS 器件放置在 NMOS 器件的頂部，總面積與一個(gè) RibbonFET 面積相同。NMOS 和 PMOS 門(mén)使用不同的金屬材料

要利用3D堆疊CMOS，要解決許多工藝集成上的挑戰(zhàn)，其中一些涉及到CMOS加工制造的極限。

如何實(shí)現(xiàn)呢？自對(duì)齊的3D CMOS的制造始于硅晶片。在晶片上，我們沉積了一層又一層的硅和硅鍺，這種結(jié)構(gòu)被稱為「超晶格」。然后用光刻圖案來(lái)切除超晶格的一部分，留下一個(gè)鰭狀結(jié)構(gòu)。超晶格晶體為后續(xù)開(kāi)發(fā)過(guò)程提供了強(qiáng)大的支撐結(jié)構(gòu)。

接下來(lái)在超晶格上放置一塊「假的」多晶硅，保護(hù)前者不受下一步操作的影響。這一步驟被稱為垂直堆疊的雙源/漏過(guò)程，在頂部納米帶(未來(lái)的NMOS位置)的兩端生長(zhǎng)摻磷硅，同時(shí)在底部納米帶(未來(lái)的 PMOS位置)上選擇性地生長(zhǎng)摻硼硅鍺。之后，在電源周圍放置電介質(zhì)，通過(guò)放電使它們彼此隔離。

3D 堆疊有效地使每平方毫米 CMOS 晶體管密度翻倍，實(shí)際密度取決于所涉及的邏輯單元的復(fù)雜性。

最后是門(mén)的構(gòu)建。首先移除之前安裝的假門(mén)，暴露出硅納米帶。接下來(lái)只蝕刻掉鍺硅，釋放出一堆平行的硅納米帶，這就是晶體管的溝道區(qū)域。

然后在納米帶的四面涂上一層極薄的絕緣層，這層絕緣層具有很高的介電常數(shù)。納米帶通道是如此之小，無(wú)法像平面晶體管那樣有效地以化學(xué)方式涂敷。

用一種金屬環(huán)繞底部的納米帶形成一個(gè) p 摻雜通道，頂部的納米帶與另一個(gè)納米帶形成一個(gè) n 摻雜通道。這樣，門(mén)堆棧構(gòu)建完成，兩個(gè)晶體管安裝完畢。

這個(gè)過(guò)程可能看起來(lái)很復(fù)雜，但它比另一種技術(shù)( 順序3D堆疊 )要好。如果使用后者，NMOS 器件和 PMOS 器件要安裝在分離的晶片上，然后把兩者合在一起，將PMOS層轉(zhuǎn)移到 NMOS 晶片上。而自對(duì)齊3D堆疊方法加工步驟較少，可以更嚴(yán)格的控制制造成本。

而且更重要的是，這種自對(duì)齊方法還避免了在連接兩片晶圓時(shí)可能發(fā)生的對(duì)準(zhǔn)錯(cuò)誤問(wèn)題。

制作所有需要的連接到3D堆疊CMOS 挑戰(zhàn)性很高。電源連接將需要從下面的設(shè)備堆棧。在設(shè)計(jì)上，NMOS 器件[上]和 PMOS 器件[下]有單獨(dú)的源/漏接觸，但是兩個(gè)器件共用一個(gè)柵極。

值得注意的是，需要優(yōu)化 NMOS 和 PMOS 之間的垂直間距：如果太短，就會(huì)增加寄生電容，如果太長(zhǎng)，就會(huì)增加兩個(gè)設(shè)備之間互連的電阻。無(wú)論哪種極端情況都會(huì)導(dǎo)致電路變慢，消耗更多的電力。

許多設(shè)計(jì)研究，如美國(guó) TEL 研究中心在 IEDM 2021會(huì)議上提出的一項(xiàng)研究，提出在3D CMOS 有限的空間內(nèi)提供所有必要的互連，這樣做不會(huì)顯著增加它們構(gòu)成的邏輯單元的面積。該研究表明，在尋找最佳互連選擇方面存在許多創(chuàng)新的機(jī)會(huì)。

摩爾定律的未來(lái)

有了帶狀場(chǎng)效應(yīng)晶體管和3D CMOS，我們就有了一條為摩爾定律續(xù)命明確路線，至少可以續(xù)到2024年以后。

在2005年的一次采訪中，摩爾定律的提出者戈登 · 摩爾承認(rèn)「自己時(shí)不時(shí)地對(duì)取得的進(jìn)步感到驚訝」。

他說(shuō)，「一路走來(lái)，有好幾次我都以為我們已經(jīng)走到了盡頭，結(jié)果我們的創(chuàng)意無(wú)限工程師們想出了克服困難的辦法?！?/p>

隨著晶體管制造工藝經(jīng)過(guò) FinFET，并隨著不斷優(yōu)化來(lái)到RibbonFET時(shí)代， 最終向3D堆疊 CMOS工藝的邁進(jìn)，我們預(yù)計(jì)，留給戈登·摩爾先生的驚訝不久還會(huì)到來(lái)的。

參考資料：

https://spectrum.ieee.org/3d-cmos